編寫一個(gè)4位加法計(jì)數(shù)器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求復(fù)位信號reset低電平時(shí)計(jì)數(shù)器清零，變高后，在上升沿開始工作；輸入時(shí)鐘信號為clk，輸出為q。

簡述VHDL語言與計(jì)算機(jī)語言的差別。

整型對象的范圍約束通常用（）關(guān)鍵詞，位矢量用downto/to關(guān)鍵詞。

簡述如何利用計(jì)數(shù)器精確控制時(shí)序。

IF語句根據(jù)指定的條件來確定語句執(zhí)行順序，共有3種類型：（）。

VHDL是否區(qū)分大小寫？

定義一個(gè)變量a，數(shù)據(jù)類型為4位位向量（）。

簡述實(shí)體端口的模式。

基于乘積項(xiàng)技術(shù)構(gòu)造的可編程邏輯器件叫做（），基于查找表技術(shù)構(gòu)造的可編程邏輯器件叫做FPGA。

用IF語句編寫一個(gè)四選一電路，要求輸入d0～d3, s為選擇端，輸出y。