VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實體、（）兩部分和對庫的引用聲明。

簡述實體端口的模式。

簡述moore狀態(tài)機(jī)和mealy狀態(tài)機(jī)的區(qū)別。

請列舉三種可編程邏輯器件：EEPROM、（）、FPGA。

整型對象的范圍約束通常用（）關(guān)鍵詞，位矢量用downto/to關(guān)鍵詞。

VHDL語言構(gòu)造體的描述方式有哪幾種？試述各自的特點。

signal標(biāo)識符合法嗎？

根據(jù)已給出的全加器的VHDL程序，試寫出一個4位逐位進(jìn)位全加器的VHDL程序。

CONSTANT T2：std_logic <= ’0’;

一個最簡單的VHDL語言由哪幾部分組成？請簡述各部分的主要功能。