編寫一個數(shù)值比較器VHDL程序的進(jìn)程（不必寫整個結(jié)構(gòu)框架），要求使能信號g低電平時(shí)比較器開始工作，輸入信號p=q，輸出equ為‘0’，否則為‘1’。

圖中給出了4位逐位進(jìn)位全加器，請完成其VHDL程序。

完成下圖所示的觸發(fā)器。

進(jìn)程必須位于（）內(nèi)部，變量必須定義于（）內(nèi)部。

signal標(biāo)識符合法嗎？

語句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個狀態(tài)機(jī)變量wr，可以直接對wr賦值。

簡述如何利用計(jì)數(shù)器精確控制時(shí)序。

12_bit標(biāo)識符合法嗎？

簡述VHDL語言與計(jì)算機(jī)語言的差別。

VHDL是否區(qū)分大小寫？