問答題簡(jiǎn)述如何利用計(jì)數(shù)器精確控制時(shí)序。
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VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實(shí)體、（）兩部分和對(duì)庫(kù)的引用聲明。
題型：填空題
請(qǐng)列舉三種可編程邏輯器件：EEPROM、（）、FPGA。
題型：填空題
簡(jiǎn)述實(shí)體端口的模式。
題型：?jiǎn)柎痤}
VHDL語言構(gòu)造體的描述方式有哪幾種？試述各自的特點(diǎn)。
題型：?jiǎn)柎痤}
Moore狀態(tài)機(jī)輸出只是狀態(tài)機(jī)當(dāng)前狀態(tài)的函數(shù)，Mealy狀態(tài)機(jī)輸出為有限狀態(tài)機(jī)當(dāng)前值和輸入值的函數(shù)
題型：判斷題
簡(jiǎn)述CPLD與FPGA的異同。
題型：?jiǎn)柎痤}
編寫一個(gè)4位加法計(jì)數(shù)器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求復(fù)位信號(hào)reset低電平時(shí)計(jì)數(shù)器清零，變高后，在上升沿開始工作；輸入時(shí)鐘信號(hào)為clk，輸出為q。
題型：?jiǎn)柎痤}
VHDL語言的變量和信號(hào)有什么區(qū)別？
題型：?jiǎn)柎痤}
用IF語句編寫一個(gè)四選一電路，要求輸入d0～d3, s為選擇端，輸出y。
題型：?jiǎn)柎痤}
編寫一個(gè)數(shù)值比較器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求使能信號(hào)g低電平時(shí)比較器開始工作，輸入信號(hào)p=q，輸出equ為‘0’，否則為‘1’。
題型：?jiǎn)柎痤}