VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實體、（）兩部分和對庫的引用聲明。

8digital標識符合法嗎？

（）狀態(tài)機輸出只依賴于器件的當(dāng)前狀態(tài)，與輸入信號無關(guān)。

用IF語句編寫一個二選一電路，要求輸入a、b, sel為選擇端，輸出q。

VHDL是否區(qū)分大小寫？

signal標識符合法嗎？

語句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個狀態(tài)機變量wr，可以直接對wr賦值。

編寫一個4位加法計數(shù)器VHDL程序的進程（不必寫整個結(jié)構(gòu)框架），要求復(fù)位信號reset低電平時計數(shù)器清零，變高后，在上升沿開始工作；輸入時鐘信號為clk，輸出為q。

編寫一個數(shù)值比較器VHDL程序的進程（不必寫整個結(jié)構(gòu)框架），要求使能信號g低電平時比較器開始工作，輸入信號p=q，輸出equ為‘0’，否則為‘1’。

請簡述自上至下硬件電路設(shè)計方法的基本過程。