編寫一個(gè)4位加法計(jì)數(shù)器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求復(fù)位信號(hào)reset低電平時(shí)計(jì)數(shù)器清零，變高后，在上升沿開始工作；輸入時(shí)鐘信號(hào)為clk，輸出為q。

8digital標(biāo)識(shí)符合法嗎？

圖中給出了4位逐位進(jìn)位全加器，請(qǐng)完成其VHDL程序。

VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實(shí)體、（）兩部分和對(duì)庫(kù)的引用聲明。

請(qǐng)簡(jiǎn)述自上至下硬件電路設(shè)計(jì)方法的基本過程。

signal標(biāo)識(shí)符合法嗎？

用IF語句編寫一個(gè)四選一電路，要求輸入d0～d3, s為選擇端，輸出y。

試舉出兩種可編程邏輯器件（）、FPGA。

Moore狀態(tài)機(jī)輸出只是狀態(tài)機(jī)當(dāng)前狀態(tài)的函數(shù)，Mealy狀態(tài)機(jī)輸出為有限狀態(tài)機(jī)當(dāng)前值和輸入值的函數(shù)

（）狀態(tài)機(jī)輸出只依賴于器件的當(dāng)前狀態(tài)，與輸入信號(hào)無關(guān)。