Moore狀態(tài)機(jī)輸出只是狀態(tài)機(jī)當(dāng)前狀態(tài)的函數(shù)，Mealy狀態(tài)機(jī)輸出為有限狀態(tài)機(jī)當(dāng)前值和輸入值的函數(shù)

（）狀態(tài)機(jī)輸出只依賴于器件的當(dāng)前狀態(tài)，與輸入信號無關(guān)。

早期的可編程邏輯器件包括（）。

完成下圖所示的觸發(fā)器。

用IF語句編寫一個四選一電路，要求輸入d0～d3, s為選擇端，輸出y。

簡述如何利用計數(shù)器精確控制時序。

編寫一個4位加法計數(shù)器VHDL程序的進(jìn)程（不必寫整個結(jié)構(gòu)框架），要求復(fù)位信號reset低電平時計數(shù)器清零，變高后，在上升沿開始工作；輸入時鐘信號為clk，輸出為q。

語句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個狀態(tài)機(jī)變量wr，可以直接對wr賦值。

請列舉三種可編程邏輯器件：EEPROM、（）、FPGA。

CONSTANT T2：std_logic <= ’0’;