VHDL語言的變量和信號有什么區(qū)別？

請簡述自上至下硬件電路設(shè)計方法的基本過程。

（）狀態(tài)機輸出只依賴于器件的當(dāng)前狀態(tài)，與輸入信號無關(guān)。

Moore狀態(tài)機輸出只是狀態(tài)機當(dāng)前狀態(tài)的函數(shù)，Mealy狀態(tài)機輸出為有限狀態(tài)機當(dāng)前值和輸入值的函數(shù)

IF語句根據(jù)指定的條件來確定語句執(zhí)行順序，共有3種類型：（）。

CONSTANT T2：std_logic <= ’0’;

12_bit標(biāo)識符合法嗎？

用IF語句編寫一個二選一電路，要求輸入a、b, sel為選擇端，輸出q。

根據(jù)已給出的二-十（BCD）進制優(yōu)先權(quán)編碼器功能表，試寫出其VHDL程序。

編寫一個數(shù)值比較器VHDL程序的進程（不必寫整個結(jié)構(gòu)框架），要求使能信號g低電平時比較器開始工作，輸入信號p=q，輸出equ為‘0’，否則為‘1’。