判斷題一個(gè)VHAL程序中僅能使用一個(gè)進(jìn)程（process）語(yǔ)句。
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請(qǐng)列舉三種可編程邏輯器件：EEPROM、（）、FPGA。
題型：填空題
完成下圖所示的觸發(fā)器。
題型：?jiǎn)柎痤}
VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實(shí)體、（）兩部分和對(duì)庫(kù)的引用聲明。
題型：填空題
任何時(shí)序電路都以（）為驅(qū)動(dòng)信號(hào)，時(shí)序電路只是在時(shí)鐘信號(hào)的邊沿到來(lái)時(shí)，其狀態(tài)才發(fā)生改變。
題型：填空題
根據(jù)已給出的二-十（BCD）進(jìn)制優(yōu)先權(quán)編碼器功能表，試寫(xiě)出其VHDL程序。
題型：?jiǎn)柎痤}
根據(jù)已給出的全加器的VHDL程序，試寫(xiě)出一個(gè)4位逐位進(jìn)位全加器的VHDL程序。
題型：?jiǎn)柎痤}
Moore狀態(tài)機(jī)輸出只是狀態(tài)機(jī)當(dāng)前狀態(tài)的函數(shù)，Mealy狀態(tài)機(jī)輸出為有限狀態(tài)機(jī)當(dāng)前值和輸入值的函數(shù)
題型：判斷題
簡(jiǎn)述moore狀態(tài)機(jī)和mealy狀態(tài)機(jī)的區(qū)別。
題型：?jiǎn)柎痤}
signal標(biāo)識(shí)符合法嗎？
題型：?jiǎn)柎痤}
VHDL是否區(qū)分大小寫(xiě)？
題型：?jiǎn)柎痤}