VHDL語言的變量和信號有什么區(qū)別？

Moore狀態(tài)機輸出只是狀態(tài)機當(dāng)前狀態(tài)的函數(shù)，Mealy狀態(tài)機輸出為有限狀態(tài)機當(dāng)前值和輸入值的函數(shù)

整型對象的范圍約束通常用（）關(guān)鍵詞，位矢量用downto/to關(guān)鍵詞。

VHDL是否區(qū)分大小寫？

根據(jù)已給出的全加器的VHDL程序，試寫出一個4位逐位進(jìn)位全加器的VHDL程序。

用IF語句編寫一個二選一電路，要求輸入a、b, sel為選擇端，輸出q。

早期的可編程邏輯器件包括（）。

簡述VHDL語言與計算機語言的差別。

CONSTANT T2：std_logic <= ’0’;

一個最簡單的VHDL語言由哪幾部分組成？請簡述各部分的主要功能。