CONSTANT T2：std_logic <= ’0’;

簡(jiǎn)述moore狀態(tài)機(jī)和mealy狀態(tài)機(jī)的區(qū)別。

完成下圖所示的觸發(fā)器。

語(yǔ)句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個(gè)狀態(tài)機(jī)變量wr，可以直接對(duì)wr賦值。

基于乘積項(xiàng)技術(shù)構(gòu)造的可編程邏輯器件叫做（），基于查找表技術(shù)構(gòu)造的可編程邏輯器件叫做FPGA。

VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實(shí)體、（）兩部分和對(duì)庫(kù)的引用聲明。

signal標(biāo)識(shí)符合法嗎？

digital_ _8標(biāo)識(shí)符合法嗎？

Moore狀態(tài)機(jī)輸出只是狀態(tài)機(jī)當(dāng)前狀態(tài)的函數(shù)，Mealy狀態(tài)機(jī)輸出為有限狀態(tài)機(jī)當(dāng)前值和輸入值的函數(shù)

IF語(yǔ)句根據(jù)指定的條件來(lái)確定語(yǔ)句執(zhí)行順序，共有3種類型：（）。