編寫一個(gè)數(shù)值比較器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求使能信號(hào)g低電平時(shí)比較器開(kāi)始工作，輸入信號(hào)p=q，輸出equ為‘0’，否則為‘1’。

請(qǐng)簡(jiǎn)述自上至下硬件電路設(shè)計(jì)方法的基本過(guò)程。

signal標(biāo)識(shí)符合法嗎？

任何時(shí)序電路都以（）為驅(qū)動(dòng)信號(hào)，時(shí)序電路只是在時(shí)鐘信號(hào)的邊沿到來(lái)時(shí)，其狀態(tài)才發(fā)生改變。

基于乘積項(xiàng)技術(shù)構(gòu)造的可編程邏輯器件叫做（），基于查找表技術(shù)構(gòu)造的可編程邏輯器件叫做FPGA。

定義一個(gè)變量a，數(shù)據(jù)類型為4位位向量（）。

圖中給出了4位逐位進(jìn)位全加器，請(qǐng)完成其VHDL程序。

早期的可編程邏輯器件包括（）。

一個(gè)最簡(jiǎn)單的VHDL語(yǔ)言由哪幾部分組成？請(qǐng)簡(jiǎn)述各部分的主要功能。

編寫一個(gè)4位加法計(jì)數(shù)器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求復(fù)位信號(hào)reset低電平時(shí)計(jì)數(shù)器清零，變高后，在上升沿開(kāi)始工作；輸入時(shí)鐘信號(hào)為clk，輸出為q。