任何時序電路都以（）為驅(qū)動信號，時序電路只是在時鐘信號的邊沿到來時，其狀態(tài)才發(fā)生改變。

語句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個狀態(tài)機變量wr，可以直接對wr賦值。

（）狀態(tài)機輸出只依賴于器件的當前狀態(tài)，與輸入信號無關(guān)。

完成下圖所示的觸發(fā)器。

VHDL語言構(gòu)造體的描述方式有哪幾種？試述各自的特點。

VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實體、（）兩部分和對庫的引用聲明。

試舉出兩種可編程邏輯器件（）、FPGA。

digital_ _8標識符合法嗎？

用IF語句編寫一個四選一電路，要求輸入d0～d3, s為選擇端，輸出y。

請簡述自上至下硬件電路設(shè)計方法的基本過程。