圖中給出了4位逐位進(jìn)位全加器，請(qǐng)完成其VHDL程序。

VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實(shí)體、（）兩部分和對(duì)庫的引用聲明。

簡述VHDL語言與計(jì)算機(jī)語言的差別。

進(jìn)程必須位于（）內(nèi)部，變量必須定義于（）內(nèi)部。

簡述moore狀態(tài)機(jī)和mealy狀態(tài)機(jī)的區(qū)別。

簡述CPLD與FPGA的異同。

8digital標(biāo)識(shí)符合法嗎？

VHDL是否區(qū)分大小寫？

任何時(shí)序電路都以（）為驅(qū)動(dòng)信號(hào)，時(shí)序電路只是在時(shí)鐘信號(hào)的邊沿到來時(shí)，其狀態(tài)才發(fā)生改變。

digital_ _8標(biāo)識(shí)符合法嗎？