試舉出兩種可編程邏輯器件（）、FPGA。

語句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個狀態(tài)機變量wr，可以直接對wr賦值。

編寫一個4位加法計數(shù)器VHDL程序的進(jìn)程（不必寫整個結(jié)構(gòu)框架），要求復(fù)位信號reset低電平時計數(shù)器清零，變高后，在上升沿開始工作；輸入時鐘信號為clk，輸出為q。

簡述VHDL語言與計算機語言的差別。

用IF語句編寫一個二選一電路，要求輸入a、b, sel為選擇端，輸出q。

（）狀態(tài)機輸出只依賴于器件的當(dāng)前狀態(tài)，與輸入信號無關(guān)。

根據(jù)已給出的全加器的VHDL程序，試寫出一個4位逐位進(jìn)位全加器的VHDL程序。

VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實體、（）兩部分和對庫的引用聲明。

digital_ _8標(biāo)識符合法嗎？

完成下圖所示的觸發(fā)器。