Moore狀態(tài)機(jī)輸出只是狀態(tài)機(jī)當(dāng)前狀態(tài)的函數(shù)，Mealy狀態(tài)機(jī)輸出為有限狀態(tài)機(jī)當(dāng)前值和輸入值的函數(shù)

早期的可編程邏輯器件包括（）。

簡述CPLD與FPGA的異同。

（）狀態(tài)機(jī)輸出只依賴于器件的當(dāng)前狀態(tài)，與輸入信號無關(guān)。

VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實(shí)體、（）兩部分和對庫的引用聲明。

定義一個變量a，數(shù)據(jù)類型為4位位向量（）。

請列舉三種可編程邏輯器件：EEPROM、（）、FPGA。

圖中給出了4位逐位進(jìn)位全加器，請完成其VHDL程序。

signal標(biāo)識符合法嗎？

根據(jù)已給出的全加器的VHDL程序，試寫出一個4位逐位進(jìn)位全加器的VHDL程序。