編寫一個數(shù)值比較器VHDL程序的進程（不必寫整個結(jié)構(gòu)框架），要求使能信號g低電平時比較器開始工作，輸入信號p=q，輸出equ為‘0’，否則為‘1’。

整型對象的范圍約束通常用（）關(guān)鍵詞，位矢量用downto/to關(guān)鍵詞。

VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實體、（）兩部分和對庫的引用聲明。

基于乘積項技術(shù)構(gòu)造的可編程邏輯器件叫做（），基于查找表技術(shù)構(gòu)造的可編程邏輯器件叫做FPGA。

任何時序電路都以（）為驅(qū)動信號，時序電路只是在時鐘信號的邊沿到來時，其狀態(tài)才發(fā)生改變。

VHDL語言構(gòu)造體的描述方式有哪幾種？試述各自的特點。

12_bit標識符合法嗎？

簡述實體端口的模式。

語句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個狀態(tài)機變量wr，可以直接對wr賦值。

簡述moore狀態(tài)機和mealy狀態(tài)機的區(qū)別。