計算機科學(xué)VHDL語言判斷題每日一練(2019.11.19)

來源：考試資料網(wǎng)

1.判斷題傳統(tǒng)的系統(tǒng)硬件設(shè)計方法是采用自上而下（top down）的設(shè)計方法，利用硬件描述語言（HDL）的硬件電路設(shè)計方法采用自下而上（bottom up）的設(shè)計方法。

2.判斷題若某變量被定義為數(shù)值型變量，未賦初始值時默認值為‘0’。

3.判斷題VHDL語言與計算機C語言的沒有差別。

4.判斷題CONSTANT T2：std_logic <= ’0’;

5.判斷題VHDL可以采用層次化的設(shè)計，一個高層的結(jié)構(gòu)體中可以調(diào)用低層的實體