A.結(jié)構(gòu)體(ARCHITECTURE)
B.進(jìn)程(PROCESS)中的關(guān)鍵詞BEGIN前
C.進(jìn)程(PROCESS)中的關(guān)鍵詞BEGIN后
D.程序包(PACKAGE)
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A.ARCHITECTURE
B.ENTITY
C.PROCESS
D.PACKAGE
A.順序
B.并行
C.即可順序也可并行
D.無(wú)法確定
A.行為、元件及連接關(guān)系
B.元件、子程序、公用數(shù)據(jù)類型
C.名稱和端口的引腳等
D.可編譯的設(shè)計(jì)單元
A.行為、元件及連接關(guān)系
B.元件、子程序、公用數(shù)據(jù)類型
C.名稱和端口的引腳等
D.可編譯的設(shè)計(jì)單元
A、如果a+b=a+c,則b=c
B、如果ab=ac,則b=c
C、如果a*a=1,則a=1
D、如果a+a=a,則a=1
最新試題
以下代碼中為無(wú)權(quán)碼的為()。
雙積分型數(shù)字電壓表是否需要取樣-保持電路?請(qǐng)說明理由。
試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案,比較各種方案的特點(diǎn)。如果用HDPLD來實(shí)現(xiàn),設(shè)計(jì)方案是最佳嗎?簡(jiǎn)述理由。
判斷如下VHDL的操作是否正確,如不正確,請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。
具有“有1出0、全0出1”功能的邏輯門是()
用1M×4的DRAM芯片通過()擴(kuò)展可以獲得4M×8的存儲(chǔ)器。
用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù),需要增加若干個(gè)()。
一個(gè)兩輸入端的門電路,當(dāng)輸入為10時(shí),輸出不是1的門電路為()
簡(jiǎn)述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。
利用2個(gè)74LS138和1個(gè)非門,可以擴(kuò)展得到1個(gè)()線譯碼器。