單項選擇題用二進制異步計數(shù)器從0做加法，計到十進制數(shù)178，則最少需要（）個觸發(fā)器。
A.1
B.6
C.8
D.10
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1.單項選擇題8位移位寄存器，串行輸入時經(jīng)（）個脈沖后，8位數(shù)碼全部移入寄存器中。
A.1
B.2
C.4
D.8
2.單項選擇題一位8421BCD碼計數(shù)器至少需要（）個觸發(fā)器。
A.3
B.4
C.5
D.10
3.單項選擇題同步時序電路和異步時序電路比較，其差異在于后者（）。
A.沒有觸發(fā)器
B.沒有統(tǒng)一的時鐘脈沖控制
C.沒有穩(wěn)定狀態(tài)
D.輸出只與內(nèi)部狀態(tài)有關(guān)
4.單項選擇題N個觸發(fā)器可以構(gòu)成能寄存（）位二進制數(shù)碼的寄存器。
A.N-1
B.N
C.N+1
D.2N
5.單項選擇題下列邏輯電路中為時序邏輯電路的是（）。
A.變量譯碼器
B.加法器
C.數(shù)碼寄存器
D.數(shù)據(jù)選擇器
最新試題
簡述用譯碼器或多路選擇器實現(xiàn)組合邏輯電路的不同之處。
題型：問答題
如要將一個最大幅度為5.1V的模擬信號轉(zhuǎn)換為數(shù)字信號，要求輸入每變化20mV，輸出信號的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。
題型：單項選擇題
什么是觸發(fā)器的不定狀態(tài)，如何避免不定狀態(tài)的出現(xiàn)？
題型：問答題
10-4線優(yōu)先編碼器允許同時輸入（）路編碼信號。
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用1M×4的DRAM芯片通過（）擴展可以獲得4M×8的存儲器。
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具有“有1出0、全0出1”功能的邏輯門是（）
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與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點是消除了（）對轉(zhuǎn)換精度的影響。
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試提出數(shù)字頻率計的三種設(shè)計方案，比較各種方案的特點。如果用HDPLD來實現(xiàn)，設(shè)計方案是最佳嗎？簡述理由。
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以下哪個編碼不能是二－十進制譯碼器的輸入編碼（）
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TTL與非門輸出高電平的參數(shù)規(guī)范值是（）
題型：單項選擇題