單項(xiàng)選擇題8位移位寄存器，串行輸入時經(jīng)（）個脈沖后，8位數(shù)碼全部移入寄存器中。
A.1
B.2
C.4
D.8
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1.單項(xiàng)選擇題一位8421BCD碼計(jì)數(shù)器至少需要（）個觸發(fā)器。
A.3
B.4
C.5
D.10
2.單項(xiàng)選擇題同步時序電路和異步時序電路比較，其差異在于后者（）。
A.沒有觸發(fā)器
B.沒有統(tǒng)一的時鐘脈沖控制
C.沒有穩(wěn)定狀態(tài)
D.輸出只與內(nèi)部狀態(tài)有關(guān)
3.單項(xiàng)選擇題N個觸發(fā)器可以構(gòu)成能寄存（）位二進(jìn)制數(shù)碼的寄存器。
A.N-1
B.N
C.N+1
D.2N
4.單項(xiàng)選擇題下列邏輯電路中為時序邏輯電路的是（）。
A.變量譯碼器
B.加法器
C.數(shù)碼寄存器
D.數(shù)據(jù)選擇器
5.單項(xiàng)選擇題把一個五進(jìn)制計(jì)數(shù)器與一個四進(jìn)制計(jì)數(shù)器串聯(lián)可得到（）進(jìn)制計(jì)數(shù)器。
A.4
B.5
C.9
D.20
最新試題
什么是觸發(fā)器的不定狀態(tài)，如何避免不定狀態(tài)的出現(xiàn)？
題型：問答題
（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個重要用途是構(gòu)成數(shù)據(jù)總線。
題型：單項(xiàng)選擇題
用1M×4的DRAM芯片通過（）擴(kuò)展可以獲得4M×8的存儲器。
題型：單項(xiàng)選擇題
用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個（）。
題型：單項(xiàng)選擇題
10-4線優(yōu)先編碼器允許同時輸入（）路編碼信號。
題型：單項(xiàng)選擇題
TTL與非門輸入短路電流IIS的參數(shù)規(guī)范值是（）。
題型：單項(xiàng)選擇題
與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對轉(zhuǎn)換精度的影響。
題型：單項(xiàng)選擇題
基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài)，所以它不能被稱為（）觸發(fā)器。
題型：單項(xiàng)選擇題
根據(jù)什么判斷簡單電路中的險(xiǎn)象存在？
題型：問答題
試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案，比較各種方案的特點(diǎn)。如果用HDPLD來實(shí)現(xiàn)，設(shè)計(jì)方案是最佳嗎？簡述理由。
題型：問答題