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問答題某計算機系統(tǒng)r內(nèi)存由Cache和主存構(gòu)成，Cache的存取周期為45ns，主存的存取周期為200ns。已知在段給定的時間內(nèi)，CPU共訪問內(nèi)存4500次，其中340次訪問主存，問：【＊，★，2016考研解析，編號3.5.1】CPU訪問內(nèi)存的平均訪問時間是多少？

參考答案： 平均訪存時間ta=h*tc+(1-h)*tm=92.44%*45+7.56%*200=56.72ns

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1.問答題某計算機系統(tǒng)r內(nèi)存由Cache和主存構(gòu)成，Cache的存取周期為45ns，主存的存取周期為200ns。已知在段給定的時間內(nèi)，CPU共訪問內(nèi)存4500次，其中340次訪問主存，問：【＊，★，2016考研解析，編號3.5.1】Cache的命中率是多少？

參考答案：命中率 h=(Cache 訪問次數(shù))/(總訪問次數(shù)）=(4500-340)/4500=92.44%

2.問答題 某機字長16位，CPU地址總線18位，數(shù)據(jù)總線16位，存儲器按字編址，CPU的控制信號線有：MREQ#（存儲器訪問請求，低電平有效），R/W#（讀寫控制，低電平為寫信號，高電平為讀信號）。試問：【＊＊，★，包捷5.2，編號3.3，3.5.2】
已知該機已有8K×16位的ROM存儲器，地址處于主存的最高端；現(xiàn)在再用若干個16K×8位的SRAM芯片形成128K×16位的RAM存儲區(qū)域，起始地址為00000H，假設(shè)SRAM芯片有CS#（片選，低電平有效）和WE#（寫使能，低電平有效）信號控制端；試寫出RAM、ROM的地址范圍，并畫出SRAM、ROM與CPU的連接圖，請標明SRAM芯片個數(shù)、譯碼器的輸入輸出線、地址線、數(shù)據(jù)線、控制線及其連接。

參考答案：A.ROM的地址范圍
地址為18位，按字（16位）尋址。
R.OM的大小是8K*16bit=2

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3.問答題 某機字長16位，CPU地址總線18位，數(shù)據(jù)總線16位，存儲器按字編址，CPU的控制信號線有：MREQ#（存儲器訪問請求，低電平有效），R/W#（讀寫控制，低電平為寫信號，高電平為讀信號）。試問：【＊＊，★，包捷5.2，編號3.3，3.5.2】
若為該機配備2K×16位的Cache，每塊8字節(jié)，采用2路組相聯(lián)映象，試寫出對主存地址各個字段的劃分（標出各個字段的位數(shù)）；若主存地址為462EH，則該地址可映象到Cache的哪一組？

參考答案：
a. 確定地址的位數(shù):18 位
因為地址總線是 18 位
b. 確定塊內(nèi)偏移：2 位塊...

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4.問答題 某機字長16位，CPU地址總線18位，數(shù)據(jù)總線16位，存儲器按字編址，CPU的控制信號線有：MREQ#（存儲器訪問請求，低電平有效），R/W#（讀寫控制，低電平為寫信號，高電平為讀信號）。試問：【＊＊，★，包捷5.2，編號3.3，3.5.2】
該機主存采用64K×1位的DRAM芯片（內(nèi)部為4個128×128陣列）構(gòu)成最大主存空間，則共需（）個芯片；若采用異步刷新方式，單元刷新間隔為2ms，則刷新信號的周期為（）。

參考答案：共需（2¹⁸×16）÷（64K×1bit）=64 芯片；
異步刷新方式是每行刷新一次，則...

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5.問答題 某機字長16位，CPU地址總線18位，數(shù)據(jù)總線16位，存儲器按字編址，CPU的控制信號線有：MREQ#（存儲器訪問請求，低電平有效），R/W#（讀寫控制，低電平為寫信號，高電平為讀信號）。試問：【＊＊，★，包捷5.2，編號3.3，3.5.2】
該機可以配備的最大主存容量為（）。

參考答案：地址總線18位可產(chǎn)生2¹⁸個選擇，數(shù)據(jù)總線16位，則每個選擇輸出16位數(shù)據(jù)。
容量大小為...

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