A.CPU從主存取出一條指令的時(shí)間
B.CPU執(zhí)行一條指令的時(shí)間
C.CPU從主存取出一條指令加上執(zhí)行這條指令的時(shí)間
D.時(shí)鐘周期時(shí)間
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A.地址譯碼器
B.指令譯碼器
C.地址寄存器
D.指令寄存器
A.進(jìn)行加法運(yùn)算，因?yàn)樗械挠?jì)算都可以轉(zhuǎn)變?yōu)榧臃?br />
B.進(jìn)行整數(shù)運(yùn)算和浮點(diǎn)數(shù)運(yùn)算
C.執(zhí)行用二進(jìn)制編寫的程序
D.進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算
A.CPU訪問存儲(chǔ)器的時(shí)間是由存儲(chǔ)器的容量決定的，存儲(chǔ)器容量越大，訪問存儲(chǔ)器所需的時(shí)間越長
B.大多數(shù)個(gè)人計(jì)算機(jī)中可配置的內(nèi)存容量僅受地址總線位數(shù)限制
C.因?yàn)閯?dòng)態(tài)存儲(chǔ)器是破壞性讀出，所以必須不斷地刷新
D.一般情況下，ROM和RAM在存儲(chǔ)體中是統(tǒng)一編址的
最新試題
在計(jì)算機(jī)中，保存當(dāng)前正在執(zhí)行的指令的寄存器為（1），存放當(dāng)前指令地址的寄存器叫（2）。在順序執(zhí)行指令的情況下（存儲(chǔ)器按字節(jié)編址，指令字長32位），每執(zhí)行一條指令，使程序計(jì)數(shù)器自動(dòng)加（3）。算術(shù)邏輯運(yùn)算的結(jié)果通常放在（4）中?？瞻祝?）處應(yīng)選擇（）
運(yùn)算器是CPU的核心部件之一，其主要功能是（）。
在高速計(jì)算機(jī)中，廣泛采用流水線技術(shù)。例如，可以將指令執(zhí)行分成取指令、分析指令和執(zhí)行指令3個(gè)階段，不同指令的不同階段可以（1）執(zhí)行；各階段的執(zhí)行時(shí)間最好（2）；否則在流水線運(yùn)行時(shí)，每個(gè)階段的執(zhí)行時(shí)間應(yīng)?。?）?？瞻祝?）處應(yīng)選擇（）
控制器是構(gòu)成CPU的核心部件之一，它由多個(gè)硬件組成，而（1）不是構(gòu)成控制器的部件。目前cache已經(jīng)成為CPU的重要組成部分之一，在下面的關(guān)于cache的描述中，（2）是正確的。空白（2）處應(yīng)選擇（）
采用串行接口進(jìn)行七位ASCII碼的傳送，帶有一位奇校驗(yàn)位、一位起始位和一位停止位，當(dāng)波特率為9600波特時(shí)，字符傳送速率為（）。
PCI總線是計(jì)算機(jī)中一種非常重要的外部總線，從數(shù)據(jù)寬度上看，PCI總線有32b、64b之分；從總線速度上分，有33MHz、66MHz兩種。經(jīng)過改良后的PCI-X，最高可以達(dá)到64b@133MHz，其數(shù)據(jù)傳輸速率為（）。
下列敘述中正確的是（）。
下列部件中不屬于輸入設(shè)備的有（1）。既可作為輸入設(shè)備，又可以作為輸出設(shè)備的是（2）。空白（1）處應(yīng)選擇（）
單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)外，另一個(gè)數(shù)常需采用（）。
在計(jì)算機(jī)中，保存當(dāng)前正在執(zhí)行的指令的寄存器為（1），存放當(dāng)前指令地址的寄存器叫（2）。在順序執(zhí)行指令的情況下（存儲(chǔ)器按字節(jié)編址，指令字長32位），每執(zhí)行一條指令，使程序計(jì)數(shù)器自動(dòng)加（3）。算術(shù)邏輯運(yùn)算的結(jié)果通常放在（4）中?？瞻祝?）處應(yīng)選擇（）