以下哪個(gè)編碼不能是二－十進(jìn)制譯碼器的輸入編碼（）

要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號(hào)JK就為（）。

TTL與非門輸出低電平的參數(shù)規(guī)范值是（）

27系列EPROM存儲(chǔ)的數(shù)據(jù)是（）可擦除的。

（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。

判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

一個(gè)兩輸入端的門電路，當(dāng)輸入為10時(shí)，輸出不是1的門電路為（）

根據(jù)什么判斷簡(jiǎn)單電路中的險(xiǎn)象存在？

與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。

一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。